Latest posts
آموزش اِفپیجیاِی از صفر
14 Sept, 07:12edited
⚡️ پرداخت قسطی برای اولین بار در فراد اندیش...🗓 امکان پرداخت در چهار قسط از طرق دیجیپِی❇️ روی لینک زیر کلیک کنید تا از شش پیشنهاد ویژه تابستان مطلع شوید:🌎 https://faradandish.com/summer-offer🔺 مهلت استفاده از پیشنهادات تابستان برای سومین بار تا سهشنبه ۲۴ شهریور تمدید شد.🆔 @FPGA0
آموزش اِفپیجیاِی از صفر pinned a photo
14 Sept, 07:10
آموزش اِفپیجیاِی از صفر
13 Sept, 08:50
📣 ثبتنام ویژه تعطیلات تابستان تکرار میشود...⚡️ تا ۴۵% تخفیف!❇️ روی لینک زیر کلیک کنید تا از شش پیشنهاد ویژه تابستان مطلع شوید:🌎 https://faradandish.com/summer-offer🔺 فرصت استفاده از این پیشنهادها فقط تا سهشنبه ۲۴ شهریور است🆔 @FPGA0
آموزش اِفپیجیاِی از صفر
13 Sept, 08:49
✴️ احتمالا فصل تابستان بهترین زمان برای افزایش دانش و یادگیری مهارتهای جدید است، چون...🔹 گرچه پیشنهادات ویژه تابستان امسال تا به حال دو مرتبه تکرار شده است و هر بار با استقبال فوقالعاده اعضای سایت رو به رو شده است، اما...🔹 باز هم با درخواستهای متعددی برای تمدید این پیشنهادات و تخفیفها رو به رو هستیم و به همین دلیل تصمیم گرفتیم یک بار دیگر آنها را تکرار کنیم. 👇🏻👇🏻👇🏻👇🏻آموزش اِفپیجیاِی از صفر
17 Aug, 06:06
✴️ نحوه برگزاری دورههای آنلاین فراد اندیش...🔷 بسیاری از افرادی که تمایل به شرکت در دورههای آنلاین فراد اندیش را دارند تصور میکنند که باید حتما در زمان خاصی آنلاین باشند تا بتوانند از آموزشها استفاده کنند؛ اما...🔹 تمام آموزشهای تخصصی که در قالب دورههای آنلاین ارائه میشوند به صورت ویدئوهای آموزشی از قبل ضبط شده هستند...🔹 در عین حال، وقتی این آموزشها در دسترس شما قرار گرفتند، برای همیشه در بخش مخصوصی در حساب کاربری شما باقی میمانند...🔹 و به همین دلیل، شما میتوانید آموزشها را در زمان مورد نظر خودتان و با سرعت دلخواه خودتان پیگیری کنید...🔹 و مهمتر از همه این موارد، شما این امکان را دارید که سوالات خودتان در مورد درسهای دورهها را در زیر ویدئوی مربوط به همان درس مطرح کنید (این امکان، دائمی است و محدودیت زمانی ندارد)⚡️ همانطور که احتمالا میدانید، فروش ویژه تابستان که حدود یک ماه پیش برگزار شده بود مجددا تکرار شده است که مجموعا شامل ۶ پیشنهاد فوقالعاده است.🔷 برایآموزش اِفپیجیاِی از صفر
16 Aug, 06:14
✴️ پاسخ به ۶ سوال در مورد ۶ پیشنهاد ویژه تابستان1️⃣ این ۶ پیشنهاد دقیقا چه هستند؟🔹 ۱- شرکت در دوره آنلاین طراحی دیجیتال با FPGA (تخفیف ۳۵%) 🔹 ۲-شرکت در دوره آنلاین پردازش سیگنال با FPGA (تخفیف ۳۵%) 🔹 ۳-شرکت در دوره آنلاین اینترفیس با FPGA (تخفیف ۳۵%) 🔹 ۴، ۵ و ۶- ثبتنام همزمان در دو دوره آنلاین دلخواه (تخفیف ۴۵%)2️⃣ بعد ثبتنام در دوره آنلاین، چه اتفاقی میافتد؟🔹 به محض ثبتنام در دوره، شما به محتوای آموزشی جلسه اول دسترسی خواهید داشت.3️⃣ ویدئوها چگونه در دسترس من قرار میگیرند؟🔹 تمام فایلهای ویدئویی و دیگر موارد آموزشی، برای همیشه در حساب کاربری شما در سایت قابل دسترسی هستند.4️⃣ ویدئوهای جلسات بعدی کی قابل دسترسی هستند؟🔹 یک هفته بعد از جلسه اول، محتوای آموزشی جلسه دوم قابل دسترسی است و همین طور هفته به هفته به محتوای جلسات بعد دسترسی خواهید داشت. (در مورد دوره پردازش سیگنال با FPGA، هر هفته به دو جلسه دسترسی خواهید داشت.)آموزش اِفپیجیاِی از صفر pinned a photo
16 Aug, 06:13
آموزش اِفپیجیاِی از صفر
15 Aug, 07:05
📣 ثبتنام ویژه تعطیلات تابستان تکرار میشود...⚡️ تا ۴۵% تخفیف!🔹 چند هفته پیش، بزرگترین فروش ویژه سال فراد اندیش با ارائه ۶ پیشنهاد ویژه تابستان برگزار شد.🔹 با توجه به اینکه این پیشنهادات در اوایل تابستان ارائه شدند و بسیاری از مخاطبان سایت که دانشجو هستند نتوانستند از آن استفاده کنند، تصمیم گرفتیم آن را مجددا تکرار کنیم.❇️ روی لینک زیر کلیک کنید تا از شش پیشنهاد ویژه تابستان مطلع شوید:🌎 https://faradandish.com/summer-offer🔺 فرصت استفاده از این پیشنهادها فقط تا سهشنبه ۲۷ مرداد است🆔 @FPGA0
آموزش اِفپیجیاِی از صفر
11 Aug, 07:03edited
تا زمانی که تنظیمات IP تغییر نکرده باشد، همان نتیجه قبلی دوباره استفاده میشود و عملاً زمان اضافهای از شما نمیگیرد.اگر بدون نیاز Output Products را Reset یا دوباره Generate کنید، این مزیت را از دست میدهید.یک فرآیند عملی که معمولاً خوب جواب میدهد:ماژول را بنویسید.مرحله Elaborate را انجام دهید.با شبیهسازی آن را بررسی کنید و تا زمانی که خروجی درست نشده، همانجا بمانید.بعد همان ماژول را بهصورت Out-of-Context سنتز کنید تا Resource Usage و سرعت آن را بررسی کنید.سپس آن را وارد طراحی اصلی کنید و یک پیادهسازی کامل انجام دهید.این را بهعنوان مرجع نگه دارید.از آن به بعد، برای تغییرات کوچکتر اجازه دهید Incremental Implementation کار را انجام دهد.آموزش اِفپیجیاِی از صفر
11 Aug, 07:03edited
فایل بیتی را فقط زمانی تولید کنید که واقعاً میخواهید FPGA روی برد را پروگرام کنید.۵- Incremental Implementation را فعال کنیدبه Settings و سپس بخش Implementation بروید.در آنجا گزینه مربوط به Incremental Implementation را پیدا کنید و تنظیم کنید که بهصورت خودکار از Run قبلی استفاده شود.این قابلیت چه کاری انجام میدهد؟بعد از یک Implementation موفق، ویوادو یک Snapshot از Placement و Routing طراحی نگه میدارد.در اجرای بعدی، طراحی جدید را با آن Snapshot مقایسه میکند.برای قسمتهایی که تغییری نکردهاند، همان Placement و Routing قبلی را نگه میدارد و دوباره همه چیز را از ابتدا محاسبه نمیکند.در واقع فقط روی بخشهایی کار سنگین انجام میشود که شما تغییر دادهاید.اگر در یک طراحی بزرگ فقط یک بلوک کوچک را تغییر داده باشید، این قابلیت میتواند زمان Implementation را حتی به نصف یا کمتر کاهش دهد.آموزش اِفپیجیاِی از صفر
11 Aug, 07:03edited
📩 ایمیل امروز...⚡️ یکی از شرکت کنندگان در دوره طراحی دیجیتال با FPGA اخیراً این سؤال را مطرح کرد:"یکی از چیزهایی که متوجه شدهام زمان زیادی میگیرد، فرایند Implementation پروژه و تولید Bitstream است. خیلی راحت ممکن است زمان زیادی فقط صرف همین کار شود."این یکی از مشکلات رایج در کار با FPGA است.سه خط از کد را تغییر میدهید، روی Run Implementation کلیک میکنید و بعد باید منتظر بمانید.در یک طراحی کوچک شاید این انتظار فقط چند دقیقه باشد. اما در یک طراحی بزرگتر ممکن است هر بار بیست دقیقه، چهل دقیقه یا حتی بیشتر طول بکشد. اگر این کار را ده بار در طول روز تکرار کنید، بخش بزرگی از روزتان فقط صرف منتظر ماندن میشود.اما نکته مهم اینجاست:اجرای کامل Flow هزینه زمانی زیادی دارد، ولی در بیشتر مواقع اصلاً نیازی نیست کل Flow را اجرا کنید.بیشتر سؤالهایی که هنگام توسعه یک طراحی برایتان پیش میآید، با یک مرحله بسیار سریعتر و سادهتر قابل پاسخ دادن است.در ادامه چند روشی را توضیح میدهمآموزش اِفپیجیاِی از صفر
15 Jul, 08:05
📣 آخرین فرصت...⚡️ شش پیشنهاد ویژه و تخفیفهایی تا ۴۵%❇️ روی لینک زیر کلیک کنید تا از شش پیشنهاد ویژه تابستان مطلع شوید:🌎 https://faradandish.com/summer-offer🗓 امکان پرداخت در چهار قسط از طرق دیجیپِی🔺 فرصت استفاده از این پیشنهادها فقط تا ساعت ۲۳:۵۹ دقیقه امشب است.🆔 @FPGA01,030Open in Telegramآموزش اِفپیجیاِی از صفر
14 Jul, 11:00
⚡️ پرداخت قسطی برای اولین بار در فراد اندیش...🗓 امکان پرداخت در چهار قسط از طرق دیجیپِی❇️ روی لینک زیر کلیک کنید تا از شش پیشنهاد ویژه تابستان مطلع شوید:🌎 https://faradandish.com/summer-offer🔺 با توجه به عدم دسترسی به سایت در روز گذشته، مهلت استفاده از پیشنهادات تابستان تا چهارشنبه ۲۴ تیر تمدید شد.🆔 @FPGA0
1,020Open in Telegramآموزش اِفپیجیاِی از صفر pinned a photo
14 Jul, 10:09
آموزش اِفپیجیاِی از صفر
11 Jul, 06:49edited
⚡️ فروش ویژه تعطیلات تابستان تمدید شد!❇️ روی لینک زیر کلیک کنید تا از شش پیشنهاد ویژه تابستان مطلع شوید:🌎 https://faradandish.com/summer-offer🔺 فرصت استفاده از این پیشنهادها فقط تا چهارشنبه ۲۴ تیر است.🆔 @FPGA0
1,210Open in Telegramآموزش اِفپیجیاِی از صفر
2 Jul, 07:54
✴️ نحوه برگزاری دورههای آنلاین فراد اندیش...🔷 بسیاری از افرادی که تمایل به شرکت در دورههای آنلاین فراد اندیش را دارند تصور میکنند که باید حتما در زمان خاصی آنلاین باشند تا بتوانند از آموزشها استفاده کنند؛ اما...🔹 تمام آموزشهای تخصصی که در قالب دورههای آنلاین ارائه میشوند به صورت ویدئوهای آموزشی از قبل ضبط شده هستند...🔹 در عین حال، وقتی این آموزشها در دسترس شما قرار گرفتند، برای همیشه در بخش مخصوصی در حساب کاربری شما باقی میمانند...🔹 و به همین دلیل، شما میتوانید آموزشها را در زمان مورد نظر خودتان و با سرعت دلخواه خودتان پیگیری کنید...🔹 و مهمتر از همه این موارد، شما این امکان را دارید که سوالات خودتان در مورد درسهای دورهها را در زیر ویدئوی مربوط به همان درس مطرح کنید⚡️ همانطور که احتمالا میدانید، فروش ویژه تابستان از چند روز پیش شروع شده است که مجموعا شامل ۶ پیشنهاد فوقالعاده است.🔷 برای اطلاع از جزئیات ۶ پیشنهاد ویژه تابستان وارد صفحه زیر شوید:🌎 https:/1,400Open in Telegramآموزش اِفپیجیاِی از صفر
1 Jul, 10:12
📩 ایمیل امروز...⚡️ میشه بیخیال HDL شد؟یکی از مخاطبان سایت اخیراً سؤال جالبی از من پرسید:"آیا ابزاری وجود دارد که کار با FPGA را نسبت به نوشتن مستقیم کد HDL در Vivado یا Quartus سادهتر کند؟"پاسخ کوتاه این است: بله.ابزارهای مختلفی وجود دارند که میتوانند فرآیند توسعه FPGA را سریعتر کنند.برای مثال، با استفاده از High-Level Synthesis (HLS) میتوانید الگوریتمتان را با زبان C یا ++C بنویسید و این ابزار، آن را بهصورت خودکار به HDL تبدیل کند.اگر از تراشههای Zynq استفاده میکنید، علاوه بر بخش FPGA، یک پردازنده ARM هم در اختیار دارید. بسیاری از وظایف کنترلی، پروتکلهای ارتباطی و کارهای مربوط به مدیریت سیستم را میتوان روی همین پردازنده اجرا کرد، بدون اینکه لازم باشد آنها را داخل خود FPGA پیادهسازی کنید.اگر هم در حوزه پردازش سیگنال فعالیت میکنید، MATLAB ابزارهایی در اختیار شما قرار میدهد که میتوانید با استفاده از بلوکهای گرافیکی، سیستم مورد نظرتان را طراحی کنید و در1,020Open in Telegramآموزش اِفپیجیاِی از صفر
30 Jun, 10:26
✴️ پاسخ به ۶ سوال در مورد ۶ پیشنهاد ویژه تابستان1️⃣ این ۶ پیشنهاد دقیقا چه هستند؟🔹 ۱- شرکت در دوره آنلاین طراحی دیجیتال با FPGA (تخفیف ۳۵%) 🔹 ۲-شرکت در دوره آنلاین پردازش سیگنال با FPGA (تخفیف ۳۵%) 🔹 ۳-شرکت در دوره آنلاین اینترفیس با FPGA (تخفیف ۳۵%) 🔹 ۴، ۵ و ۶- ثبتنام همزمان در دو دوره آنلاین دلخواه (تخفیف ۴۵%)2️⃣ بعد ثبتنام در دوره آنلاین، چه اتفاقی میافتد؟🔹 به محض ثبتنام در دوره، شما به محتوای آموزشی جلسه اول دسترسی خواهید داشت.3️⃣ ویدئوها چگونه در دسترس من قرار میگیرند؟🔹 تمام فایلهای ویدئویی و دیگر موارد آموزشی، برای همیشه در حساب کاربری شما در سایت قابل دسترسی هستند.4️⃣ ویدئوهای جلسات بعدی کی قابل دسترسی هستند؟🔹 یک هفته بعد از جلسه اول، محتوای آموزشی جلسه دوم قابل دسترسی است و همین طور هفته به هفته به محتوای جلسات بعد دسترسی خواهید داشت. (در مورد دوره پردازش سیگنال با FPGA، هر هفته به دو جلسه دسترسی خواهید داشت.)آموزش اِفپیجیاِی از صفر
29 Jun, 09:40
📩 ایمیل امروز...⚡️ کلاک جدید یا شمارنده؟یکی از طراحان FPGA که این روزها با او کار میکنم، در حال پیادهسازی یک پروژه RS232 است.در بخشی از این پروژه، باید سیگنال خروجی فرستنده (Tx) را بر مبنای Baud Rate مورد نظر مسئله (۹۶۰۰ بیت در ثانیه) ایجاد میکرد.راهحلی که انتخاب کرده بود این بود که کلاک اصلی ۱۰۰ مگاهرتز سیستم را با استفاده از تقسیم فرکانسی به کمک یک شمارنده به یک کلاک بسیار کندتر تبدیل کند و سپس از آن کلاک جدید به عنوان کلاک یک Process دیگر استفاده کند.در نگاه اول، این راهحل کاملاً منطقی به نظر میرسد.بالاخره اگر به یک سیگنال با نرخ ۹۶۰۰ بیت در ثانیه نیاز دارید، چرا یک کلاک ۹۶۰۰ هرتز نسازید و از همان استفاده نکنید؟اما مشکل اینجاست که با این کار، یک حوزه کلاک (Clock Domain) جدید داخل طراحی خود ایجاد میکنید.و در پیادهسازی با FPGA، این معمولاً چیزی است که بهتر است از آن اجتناب شود.یکی از اصولی که همیشه آموزش میدهم این است:آموزش اِفپیجیاِی از صفر pinned a photo
29 Jun, 06:46
Related Channels
Other channels in the same section of the catalogue.
